TSMC- နောက်နှစ်တွင် 2nm လုပ်ငန်းစဉ် အန္တရာယ် အစမ်းထုတ်လုပ်မှု

၎င်းတို့၏အသစ်ထွက်ရှိထားသောနှစ်ပတ်လည်အစီရင်ခံစာတွင် TSMC ဥက္ကဌ Deyin Liu နှင့် CEO Chieh-Jia Wei သည် 2nm လုပ်ငန်းစဉ်နှင့်ပတ်သက်သည့်တိုးတက်မှုကိုဖော်ပြခဲ့သည်။
ရှယ်ယာရှင်များထံပေးစာအရ၊ ၎င်းတို့သည် ၎င်းတို့၏နည်းပညာခေါင်းဆောင်မှုနှင့် ကွဲပြားမှုကို ချဲ့ထွင်ရန်အတွက် နည်းပညာ အထူးသဖြင့် 2nm လုပ်ငန်းစဉ်တွင် ဒေါ်လာ 5.47 ဘီလီယံအသုံးပြုကာ R&D တွင် လုပ်ဆောင်ခဲ့ပြီး ယမန်နှစ်က ၎င်းတို့၏ R&D ကြိုးပမ်းမှုများကို တိုးမြှင့်လုပ်ဆောင်ခဲ့သည်။
2nm လုပ်ငန်းစဉ်အတွက် TSMC သည် တိုးတက်ကောင်းမွန်သော စွမ်းဆောင်ရည်နှင့် စွမ်းအင်ထိရောက်မှုရှိသော nanosheet transistor တည်ဆောက်ပုံကို အသုံးပြုမည်ဖြစ်သည်။ N3E လုပ်ငန်းစဉ်နှင့် နှိုင်းယှဉ်ပါက 2nm လုပ်ငန်းစဉ်သည် တူညီသော ပါဝါသုံးစွဲမှုတွင် 10%-15% အမြန်နှုန်း တိုးလာမည် သို့မဟုတ် စွမ်းအင်သုံးစွဲမှု သက်သာသည့် ကွန်ပြူတာ လိုအပ်ချက်ကို ဖြည့်ဆည်းရန်အတွက် တူညီသောအမြန်နှုန်းဖြင့် ပါဝါသုံးစွဲမှုကို 25%-30% လျှော့ချမည်ဖြစ်သည်။
လက်ရှိတွင်၊ 2nm လုပ်ငန်းစဉ်၏ ဖွံ့ဖြိုးတိုးတက်မှုသည် 2024 ခုနှစ်တွင် အန္တရာယ်ရှိသော ရှေ့ပြေးထုတ်လုပ်မှုနှင့် 2025 ခုနှစ်တွင် အစုလိုက်အပြုံလိုက် ထုတ်လုပ်မှုနှင့်အတူ စီစဉ်ထားသည့်အတိုင်း တိုးတက်လျက်ရှိသည်။